私たちの世界はマイクロチップによって動いています。トランジスター・ノードをナノメートル・スケールに縮小する技術革新により、現在、私たちが所有しているほぼすべてのデバイスにチップが搭載されています。特にAIアプリケーションにおいては、より小型で、高性能で、必要となるエネルギー消費が少ないチップに対する需要が高まるにつれ、そのアーキテクチャーも変化しています。IBMは、ますます複雑化するトランジスターとその面積縮小に伴う技術的課題を克服しながら、これらのデバイスを構築するための新しい革新的な方法に取り組んでいます。

この目的を念頭に置いて、IBMと日本のチップ・メーカーであるRapidus社の科学者らは、2nmプロセスでチップを一貫して製造する重要なマイルストーンに到達したと発表しました。選択的ナノシート薄膜化のための2つの異なる戦略を駆使して、マルチしきい値電圧（またはMulti-Vt）を持つナノシート・ゲート・オール・アラウンド・トランジスターを製造できるようになりました。これにより、多くのエネルギーを必要とせずに、複雑な計算を実行できるチップが可能になりました。研究グループは、この製造方法でしばしば見られるメタル・ゲートの境界の課題無しにトランジスターを製造できることを発見しました。研究グループは、今週、米国サンフランシスコで毎年開催されるIEEE International Electron Devices Meeting（IEDM）において、この新しい研究成果を発表します。

3年前、IBM Researchの科学者たちは世界初の2nmノード・チップを披露しました。そして2年前、IBMとRapidus社は、この技術を進展させて2nmチップを大規模に製造できるようにするための協業を開始しました。今回の新たな成果は、2020年代中にこれらのチップを製造するという目標に近づく、重要な一歩となります。

Rapidus US, LLCの富田一行部長は、次のように述べています。「マルチしきい値電圧 （Multi-Vt） 技術はナノシート・アーキテクチャーの重要な構成要素です。IEDM会議において、IBM ResearchとRapidusの共同研究論文が採択されたことは、Rapidusにとってとても重要なマイルストーンとなります。この成果は、北海道にある当社の半導体ファウンドリーIIMにおいて最先端デバイスの製造を行うという目標に対する自信を、さらに強めるものとなります」

新しい問題、新しい解決策

IBM Research アドバンスト・ロジック・テクノロジーのディレクターであるDechao Guoは、2nmノード・チップの製造は、単に個々の要素をスケール・ダウンするだけの問題ではないと説明します。また、従来の業界標準であるFinFETトランジスターと比較して、独自の課題も生じています。「2nmテクノロジーの目標を達成するには、ハイパフォーマンス・コンピューティング用の超低しきい値電圧と低電力コンピューティング用の高しきい値電圧に対応する、マルチしきい値電圧を可能とするナノシート・ゲート・オール・アラウンド・アーキテクチャーを備えたプロセス・ソリューションが必要です」とGuoは述べています。

2017年、IBMの科学者たちは、  ナノシートによって業界がFinFETを超えて、さらに小型で効率的なトランジスターを構築できるようになると主張する論文を発表しました。この構造では、トランジスターのナノシートをゲートで完全に取り囲むようにして、薄いシリコン・シートを敷き詰めることで、一定のスペースにより多くのトランジスターを詰め込むことができます。しかし、それはまた新たな課題ももたらしました。チームは、今回、次世代のマイクロチップの最初の実現に向けて重要な一歩を踏み出しました。

IBM Researchのシニア・テクニカル・スタッフ・メンバーであるRuqiang Baoは、次のように述べています。「ナノシートは、前世代のFinFETとは構造が大きく異なり、より複雑になる可能性があります。私たちが提案する新しい製造プロセスは、以前に使用されていたアプローチよりもシンプルであり、パートナーであるRapidus社が2nmナノシート技術を搭載したチップを大規模に確実に製造することが容易になると確信しています」

良好な境界

IBM ResearchのBaoは、「ナノシート技術を使用する場合、Multi-Vtには複数の課題があるため、私たちはそれらを1つずつ解決してきました」と述べています。長年にわたり、彼らはいくつかの成果を上げてきました。 彼らが  2019年のIEDMで発表した最初の2つのソリューションは、Tsusピンチオフと体積レス Multi-Vtです。これらは、Tsusに起因した代替メタル・ゲートのパターニングの問題を解決します。「Multi-Vtに必要な材料の厚さは1nm未満であり、その材料は下層の構造に拡散するため、本質的に体積がありません」とGuoは述べています。

2020年、研究チームは、電気特性の異なるn型とp型の半導体チャネルの両方のしきい値電圧をさらに下げることができるデュアル・ダイポール集積化技術を発表しました。このアプローチにより、しきい値電圧の制限がなくなり、個々のトランジスター性能が向上し、体積レスMulti-Vtの適応性が向上しました。2023年のIEDMで、Baoと彼のチームは、デュアル・ダイポール集積化技術が可能とするアプリケーションを実証しました。それは液体窒素による極低温下に適したトランジスターで、デバイスのパフォーマンスを向上させることができますが、既存のほとんどのトランジスターはこのような極低温に対応するようには作られていません。

今回の新しい論文で彼らが取り組んだ課題は、2 nmナノシート技術のトランジスター密度が高いため、n型とp型の半導体チャネル間の距離であるN-P境界が極めて狭いということでした。この狭いスペース間における薄膜の加工技術が、体積レス Multi-Vt用の薄膜ダイポール層を選択的に形成し、Multi-Vt用の犠牲層または実際の仕事関数メタルとして機能するようにします。この方法は高Vtデバイスを集積化するために必要ですが、その一方で厚膜の加工技術は低Vtデバイスに必要です。これらを組み合わせることで、複数のトランジスターの中にMulti-Vtデバイスを完全に形成できます。研究チームは、SLR1とSLR2と名付けた2つの選択的薄膜化（SLR）アプローチを使用して、これらのパターニング手法に伴う問題を解決しました。

これらのチップ上の機能ユニットの1つでは、N-P境界が40 nm未満の距離になることがあり、薄膜をパターニングする際にメタル・ゲートの境界部分のアンダーカットに対応するマージンが少なくなって、構造上の問題が発生する可能性があります。このような極小スケールでは、わずかな欠陥が半導体デバイスの性能に劇的な影響を与える可能性があります。研究者はまた、エッチングに使用されるプラズマ・イオンがゲート膜を損傷し、誤って界面層を厚くしてデバイスの性能と信頼性を低下させる可能性があることも観察しています。この問題を解決するために、新しいエッチング・プロセスが開発されました。そして、SLR1を使用して、薄膜層（薄い犠牲層または薄い実際の仕事関数メタル）を使用して、これら2つのトランジスター間の極小スペースで機能材料がアンダーカットされる問題に対処しました。

SLR2では、厚膜の仕事関数メタルで発生する類似のアンダーカットの問題に対処しました。実験では、トランジスターのゲートとして機能するメタル・ゲートに影響を与えることなくアンダーカットを回避しながら、N-P境界でのみ材料を薄くできることを実証しました。

これらの戦略を組み合わせることで、来たる10年間でFinFETに代わる可能性のあるナノシートMulti-Vt技術が強化されると研究者らは述べています。

IBM ResearchのGuoは、次のように述べています。「このイノベーションにより、FinFETアーキテクチャーでは不可能だったナノシート・アーキテクチャーでの構造の厳格な要件を満たすことができます。このMulti-Vt生産技術を開発・認定し、Rapidus社に移管して製造することを目指しています」

当報道資料は、2024年12月10日（現地時間）にIBM Corporationが発表したブログの抄訳です。原文はこちらをご参照ください。